GUC資深研發(fā)副總梁景哲表示，HBM研發(fā)采用3D內(nèi)存技術(shù)，相關(guān)的研發(fā)深度及衍生費(fèi)用相當(dāng)驚人，因此此次的發(fā)表別具意義，這是首次將最新HBM物理層/控制器IP整合到SoC，透過GUC所設(shè)計(jì)的中介層來存取堆棧內(nèi)存晶粒，然后以CoWoS 2.5D技術(shù)來完成封裝。我們預(yù)期高速且低功耗的256GB/s HBM IP將提供DRAM前所未有的效能，并提升高階運(yùn)算工作的反應(yīng)速度。
高帶寬內(nèi)存(HBM)是運(yùn)用在3D堆棧DRAM的高效能內(nèi)存界面，通常與高效能圖形加速器或網(wǎng)絡(luò)裝置結(jié)合使用，在2013年由JEDEC采用成為業(yè)界標(biāo)準(zhǔn)，而第二代HBM2也于2016年1月由JEDEC采用。
HBM2是使用在SoC設(shè)計(jì)上的下一代內(nèi)存協(xié)定，可達(dá)到2Gb/s單一針腳帶寬、最高1024支針腳(PIN)，總帶寬256GB/s (Giga Byte per second)。1024針腳的HBM2 PHY使用硅穿孔(through-silicon via)與8-Hi (8層)DDR芯片堆棧(chip stack)做鏈接，這樣的設(shè)計(jì)需要采用臺積電的先進(jìn)2.5D封裝技術(shù)CoWoS。CoWoS使用次微米等級硅晶接口(中介層)，將多個(gè)芯片整合到單一封裝內(nèi)，能夠進(jìn)一步提高效能、降低功耗，達(dá)到更小尺寸。
在整個(gè)解決方案的設(shè)計(jì)與驗(yàn)證中，GUC制造處執(zhí)行中介層和基體(substrate)設(shè)計(jì)，管理整個(gè)封裝結(jié)構(gòu)，研發(fā)處設(shè)計(jì)HBM2 PHY與控制器IP，確保符合JESD235A規(guī)范并提供具競爭力的面積及功耗，芯片設(shè)計(jì)處成功完成SoC并整合HBM2物理層及控制器，因此GUC能成功使用CoWoS技術(shù)來整合GUC SOC、中介層與封裝設(shè)計(jì)、HBM2芯片以驗(yàn)證所有設(shè)計(jì)、封裝及測試方案。
GUC HBM2 PHY與控制器目前已為臺積電16奈米制程技術(shù)裝置供貨，不久將推出臺積電7奈米制程的HBM2物理層和控制器IP。GUC也提供完整設(shè)計(jì)套件以利加速全系統(tǒng)發(fā)展流程，套件包含數(shù)據(jù)表(datasheet)、產(chǎn)品簡介(product brief)、發(fā)布通知(release note)、Verilog模型(behavior model)、時(shí)序模型(timing model)、LEF模型、GDS、網(wǎng)表(netlist)及DRC/LVS/ERC/ANT報(bào)告。
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